出自:河南理工大学FPGA 原理与应用

变量和信号的描述正确的是()。 A.变量赋值号是:= B.信号赋值号是:= C.变量赋值号是<= D.二者没有区别
在EDA中，IP的中文含义是()。 A.网络供应商 B.在系统编程 C.没有特定意义 D.知识产权核
可编程逻辑器件的英文简称是()。 A.FPGA B.PLA C.PAL D.PLD
现场可编程门阵列的英文简称是()。 A.FPGA B.PLA C.PAL D.PLD
不属于顺序语句的是()。 A.IF语句 B.LOOP语句 C.PROCESS语句 D.CASE语句
VHDL中顺序语句放置位置说法正确的是()。 A.可以放在进程语句中 B.可以放在子程序中 C.不能放在任意位置 D.前面的说法都正确
VHDL运算符优先级的说法正确的是()。 A.逻辑运算的优先级最高 B.关系运算的优先级最高 C.逻辑运算的优先级最低 D.关系运算的优先级最低
使用STD_LOGIG_1164使用的数据类型时()。 A.可以直接调用 B.必须在库和包集合中声明 C.必须在实体中声明 D.必须在结构体中声明
可以不必声明而直接引用的数据类型是()。 A.STD_LOGIC B.STD_LOGIC_VECTOR C.BIT D.前面三个答案都是错误的
关于VHDL数据类型，正确的是()。 A.用户不能定义子类型 B.用户可以定义子类型 C.用户可以定义任何类型的数据 D.前面三个答案都是错误的
关于VHDL数据类型，正确的是()。 A.数据类型不同不能进行运算 B.数据类型相同才能进行运算 C.数据类型相同或相符就可以运算 D.运算与数据类型无关
变量和信号的描述正确的是()。 A.变量可以带出进程 B.信号可以带出进程 C.信号不能带出进程 D.二者没有区别
在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是_____。 A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号； C.进程由说明部分、结构体部分、和敏感信号三部分组成；(进程由声明语句、顺序语句、敏感信号列表组成) D.当前进程中声明的变量不可用于其他进程。
VHDL语言中信号定义的位置是()。 A.实体中中任何位置 B.实体中特定位置 C.结构体中任何位置 D.结构体中特定位置
关于1987标准的VHDL语言中，标识符描述正确的是()。 A.下划线可以连用 B.下划线不能连用 C.不能使用下划线 D.可以使用任何字符
描述项目具有逻辑功能的是()。 A.实体 B.结构体 C.配置 D.进程
一个项目的输入输出端口是定义在()。 A.实体中 B.结构体中 C.任何位置 D.进程体
关于VHDL中的数字，请找出以下数字中最大的一个：_____。（整型数字的表示） A.2#1111_1110#--二进制数，下划线不影响数值大小，只是增强可读性，转换成10进制数为：254 B.8#276#--八进制数，转换成十进制为：190 C.10#170#--十进制数：170 D.16#E#E1--十六进制数，E为十进制14，后面的E1是指14乘以相应进制数的1次方，转换成十进制为：14*16^1=224
下列标识符中，_____是不合法的标识符。（标识符开头必须是英文字符） A.State0 B.9moon C.Not_Ack_0 D.signall
LIBRARY___;--库的声明USEIEEE.STD_LOGIC_1164.ALL;--库的引用，引用IEEE库中的std_logic_1164中的所有项目 A.IEEE B.STD C.WORK D.ENTITYcounterIS
VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述____。（结构体实现实体的功能，通过对实体的逻辑功能进行描述） A.器件外部特性； B.器件的综合约束； C.器件外部特性与内部功能； D.器件的内部功能。
进程中的变量赋值语句，其变量更新是____。(变量（variable）是立即完成的，信号（signal）有延时) A.立即完成； B.按顺序完成； C.在进程的最后完成； D.都不对。
大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_____。 A.FPGA是基于乘积项结构的可编程逻辑器件；（FPGA芯片基于查找表的可编程逻辑结构） B.FPGA是全称为复杂可编程逻辑器件；(FPGA现场可编程逻辑门阵列，CPLD才是复杂可编程逻辑器件) C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。（MAX7000系列属CPLD结构）
在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0to127，下面哪个赋值语句是正确的_____。（信号赋值符号<=） A.idata:=32; B.idata<=16#A0#;(十进制数为:10*16=160，idata范围为0~127) C.idata<=16#7#E1;（十进制数为:7*16^1=112） D.idata:=B#1010#;
在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，()事先声明。 A.必须 B.不必 C.其类型要 D.其属性要
大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_____实现其逻辑功能。 A.可编程乘积项逻辑 B.查找表（LUT） C.输入缓冲 D.输出缓冲
在EDA工具中，能完成在目标系统器件上布局布线软件称为（） A.仿真器 B.综合器 C.适配器 D.下载器
在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有()种逻辑值。 A.2 B.3 C.9 D.8
在VHDL中，一个设计实体可以拥有一个或多个() A.设计实体 B.结构体 C.输入 D.输出
下列标识符中，()是不合法的标识符。 A.State0 B.9moon C.Not_Ack_0 D.signal
进程中的信号赋值语句，其信号更新是()。 A.按顺序完成； B.比变量更快完成； C.在进程的最后完成； D.以上都不对。
以下对于进程PROCESS的说法，正确的是：()。 A.进程之间可以通过变量进行通信 B.进程内部由一组并行语句来描述进程功能 C.进程语句本身是并行语句 D.一个进程可以同时描述多个时钟信号的同步时序逻辑
综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，()是错误的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件； B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D.综合是纯软件的转换过程，与器件硬件结构无关；
在VHDL中，含WAIT语句的进程PROCESS的括弧中()再加敏感信号，否则则是非法的。 A.可以 B.不能 C.必须 D.有时可以
在元件例化语句中，用()符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP（）中的信号3 A.名关联起来。 B.= C.:= D.<=D.=>
在VHDL中，PROCESS结构内部是由()语句组成的。 A.顺序 B.顺序和并行 C.并行 D.任何
在VHDL中，语句”FORIIN0TO7LOOP”定义循环次数为()次。 A.8 B.7 C.0 D.1
如果a=1,b=1，则逻辑表达式（aXORb）OR（NOTbANDa）的值是()。 A.0 B.1 C.2 D.不确定
在VHDL中,可以用语()表示检测clock下降沿。 A.clock’event B.clock’eventandclock=’1’ C.clock=’0’ D.clock’eventandclock=’0’
下列关于CASE语句的说法不正确的是()。 A.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。 B.CASE语句中必须要有WHENOTHERS=>NULL；语句。 C.CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。 D.CASE语句执行必须选中，且只能选中所列条件语句中的一条。
下列关于变量的说法正确的是()。 A.变量是一个局部量，它只能在进程和子程序中使用。 B.变量的赋值不是立即发生的，它需要有一个δ延时。 C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。 D.变量赋值的一般表达式为：目标变量名<=表达式。
下面哪一个可以用作VHDL中的合法的实体名()。 A.OR B.VARIABLE C.SIGNAL D.OUT1
下列关于信号的说法不正确的是()。 A.信号相当于器件内部的一个数据暂存节点。 B.信号的端口模式不必定义，它的数据既可以流进，也可以流出。 C.在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。 D.信号在整个结构体内的任何地方都能适用。
在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与()作用。 A.IF B.THEN C.AND D.OR
下列语句中，不属于并行语句的是：()。 A.进程语句 B.CASE语句 C.元件例化语句 D.WHEN,ELSE,语句
对于信号和变量的说法，哪一个是不正确的：()。 A.信号用于作为进程中局部数据存储单元 B.变量的赋值是立即完成的 C.信号在整个结构体内的任何地方都能适用 D.变量和信号的赋值符号不一样
下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：()。 A.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试 B.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试； C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试； D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
在VHDL语言中，下列对时钟边沿检测描述中，错误的是()。 A.ifclk’eventandclk=‘1’then B.iffalling_edge(clk)then C.ifclk’eventandclk=‘0’then D.ifclk’stableandnotclk=‘1’then2
执行下列语句后Q的值等于()。,, SIGNALE:STD_LOGIC_VECTOR(2TO5); SIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2); ,, E<=(2=>’1’,4=>’0’OTHERS=>,’1’); Q<=(2=>E(2),4=>E(3),5=>’1’,7=>E(5),OTHERS=>E(4)); ,, A.“11011011” B.“00101101” C.“11011001” D.“00101100”
大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（）。 A.FPGA是基于乘积项结构的可编程逻辑器件； B.FPGA是全称为复杂可编程逻辑器件； C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
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