下面哪一个可以用作VHDL中的合法的实体名()。
A.OR
B.VARIABLE
C.SIGNAL
D.OUT1
出自：河南理工大学FPGA 原理与应用

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完成拼图验证

按住下方滑块，将拼图拖到缺口处后松开。

拼图背景，将小拼图拖到缺口处
向右拖动滑块

松手后自动验证