在VHDL语言中，下列对时钟边沿检测描述中，错误的是()。
A.ifclk’eventandclk=‘1’then
B.iffalling_edge(clk)then
C.ifclk’eventandclk=‘0’then
D.ifclk’stableandnotclk=‘1’then2
出自：河南理工大学FPGA 原理与应用
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