出自:河南工业职业技术学院EDA

在下面对综合的描述中，___是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件
B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束
D.综合是纯软件的转换过程，与器件硬件结构无关
嵌套使用IF语句，其综合结果可实现
A.带优先级且条件相与的逻辑电路
B.条件相或的逻辑电路
C.三态控制电路；
D.双向控制电路
在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面__赋值语句是错误的。
A.idata="00001111"
B.data=B"0000_1111
C.idata=X"AB"
D.idata=B"21"
执行QuartusⅡ的 命令，可以在底层设计时创建各模块元件的图形符号
A.强未知的
B.强
C.强
D.高阻态
对CPLD结构与工作原理的描述中，正确的是
A.CPLD即是现场可编程逻辑器件的英文简称；
B.CPLD是基于查找表结构的可编程逻辑器件
C.早期的CPLD是从GAL的结构扩展而来
D.在Altera公司生产的器件中，FLEX10K系列属CPLD结构
对CPLD结构与工作原理的描述中，正确的是
A.CPLD即是现场可编程逻辑器件的英文简称
B.CPLD是基于查找表结构的可编程逻辑器件
C.早期的CPLD是从GAL的结构扩展而来
D.在Altera公司生产的器件中，FLEX10K系列属CPLD结构
在下面对综合的描述中，___是错误的
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件
B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的
C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的
D.综合是纯软件的转换过程，与器件硬件结构无关
嵌套使用IF语句，其综合结果可实现
A.带优先级且条件相与的逻辑电路
B.条件相或的逻辑电路
C.三态控制电路
D.双向控制电路
在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面_D_赋值语句是错误的
A.idata="00001111"
B.idata=B"0000_1111"
C.idata=X"AB"
D.idata=B"21"
执行QuartusⅡ的 命令，可以在底层设计时创建各模块元件的图形符号
A.Create Default Symbol B.Simulator C.Compiler D.Timing Analyzer 6.在IEEE预定义的标准逻辑位数据中.Z.表示D
B.强
C.强
D.高阻态
在下列操作中,最高优先级的运算操作符是
A.NAND
B.OR
C.NOT
D.XOR
QuartusⅡ的图形设计文件类型是
A.scf
B.bdf
C.vhd
D.v
不完整条件语句，其综合结果可实现
A.时序逻辑电路
B.组合逻辑电路
C.双向电路
D.三态控制电路
在VHDL中为目标变量赋值符号为
A.=
B.=
C.：=
D.=：
进程中对变量进行赋值，其更新是
A.立即完成
B.按顺序完成
C.在进程的最后完成
D.都不对
QuartusⅡ的图形设计文件类型是
A.scf
B.vhd
C.vhd
D.v
在VHDL中用 来把特定的结构体关联到一个确定的实体
A.输入
B.输出
C.综合
D.配置
在VHDL语言中，下列对时钟边沿检测描述中，错误的是_
A.if clk.event and clk=.1.then
B.f falling_edge(clk)then
C.if clk.event and clk=.0.then
D.if clk.stable and not clk=.1.then
若S1为"1011",S2为"0101"，下面程序执行后，outValue输出结果为：
A.library ieee
B."0101"
C."0100"C
D."0001"
假设输入信号a="6"，b="E"，则以下程序执行后，c的值为
A."F8
B."F6"
C."F7"
D."0F"
一个项目的输入输出端口是定义在
A.实体中
B.结构体中
C.任何位置
D.进程体
描述项目具有逻辑功能的是
A.实体
B.结构体
C.配置
D.进程
在VHDL语言中，下列对时钟边沿检测描述中，错误的是
A.if clk.event and clk=.1.then
B.if falling_edge(clk)then
C.if clk.event and clk=.0.then
D.if clk.stable and not clk=.1.then
进程中对变量进行赋值，其更新是_
A.立即完成
B.按顺序完成
C.在进程的最后完成
D.都不对
VHDL是在（ ）年正式推出的
A.1983
B.1985
C.1987
D.1989
基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（ ）设计法。
A.自底向上
B.自顶向下
C.积木式
D.顶层
在EDA工具中，能将硬件描述语言转化硬件电路的重要工具软件称为
A.仿真器
B.综合器
C.适配器
D.下载器
关键字ARCHITECTURE定义的是
A.进程
B.实体
C.配置
D.结构体
MAXPLUSII中编译VHDL源程序时要求
A.文件名和实体可以不同名
B.文件名和实体名无关
C.文件名和实体名要相同
D.不确定
1987标准的VHDL语言对大小写是
A.敏感的
B.只能用小写
C.只能用大写
D.不敏感
关于1987标准的VHDL语言中，标识符描述正确的是
A.必须以英文字母开头
B.可以使用汉字开头
C.可以使用数字开头
D.任何字符都可以
关于1987标准的VHDL语言中，标识符描述正确的是
A.下划线可以连用
B.下划线不能连用
C.不能使用下划线
D.可以使用任何字符
在VHDL的端口声明语中，用（ ）声明端口为具有读功能的输出方向。
A.IN
B.OUT
C.INOUT
D.BUFFER
在VHDL中，45_234_287属于（ ）文字。
A.整数
B.以数制基数表示的
C.实数
D.物理量
在VHDL中，16#FE#属于（ ）文字
A.以以数制基数表示的
B.以以数制基数表示的
C.：实数
D.物理量
在VHDL标识符命名规则中，以（ ）开头的标识符是正确的
A.字母
B.数字
C.字母或数字
D.字母或数字
在列标识符中，（ ）是VHDL合法标识符。
A.4h_adde
B.：h_hadde
C.：h_adder
D.：h_adder
不符合1987VHDL标准的标识符是
A.ad12
B.a2b2
C.a1b1
D.0.5
符合1987VHDL标准的标识符是
A.A_2
B.A+2
C.2A
D.22
符合1987VHDL标准的标识符是
A.a_2_3
B.a_____2
C.2_2_a
D.2a
不符合1987VHDL标准的标识符是
A.a_1_in
B.a_in_2
C.2_a
D.asd_1
在VHDL中，（ A ）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间VHDL语言中变量定义的位置是
A.实体中任何位置
B.实体中特定位置
C.结构体中任何位置
D.结构体中特定位置
在VHDL中，（ ）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间
A.信号
B.常量
C.变量
D.数据
在VHDL的 IEEE标准库中，预定义的数据类型BIT有（ ）种逻辑值。
A.2
B.3
C.8
D.9
在VHDL 中，用语句（ ）表检测clock的上升沿
A.clock’EVENT
B.clock’EVENT AND clock=1
C.clock=‘1’
D.clock’EVENT AND clock=’0’
在VHDL的CASE语句中，条件句中的“=>”不是操作符，它只相当于（ ）的作用。
A.IF
B.THEN
C.AND
D.OR
在VHDL中，语句“FOR n IN 0 TO 7 LOOP”定义循环次数为（ ）次。
A.8
B.7
C.0
D.1
关于VHDL数据类型，正确的是
A.数据类型不同不能进行运算
B.数据类型相同才能进行运算
C.数据类型相同或相符就可以运算
D.运算与数据类型无关
变量和信号的描述正确的是
A.变量赋值号是:=
B.信号赋值号是:=
C.变量赋值号是<=
D.二者没有区别
变量和信号的描述正确的是
A.变量可以带出进程
B.信号可以带出进程
C.信号不能带出进程
D.二者没有区别
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