在VHDL 中，用语句（ ）表检测clock的上升沿
A.clock’EVENT
B.clock’EVENT AND clock=1
C.clock=‘1’
D.clock’EVENT AND clock=’0’
出自：河南工业职业技术学院EDA
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在VHDL 中，用语句（ ）表检测clock的上升沿
A.clock’EVENT
B.clock’EVENT AND clock=1
C.clock=‘1’
D.clock’EVENT AND clock=’0’
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