DSP原理及应用 - 自考题库

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在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是选项 A:PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 B:敏感信号参数表中，应列出进程中使用的所有输入信号 C:进程由说明部分、结构体部分、和敏感信号参数表三部分组成 D:当前进程中声明的变量也可用于其他进程

电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中（）不属于面积优化。选项 A:流水线设计 B:资源共享 C:逻辑优化 D:串行化

对利用原理图输入设计方法进行数字电路系统设计，下面说法是不正确的选项 A:原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计 B:原理图输入设计方法一般是一种自底向上的设计方法 C:原理图输入设计方法无法对电路进行功能描述 D:原理图输入设计方法也可进行层次化设计

QuartusⅡ的图形设计文件类型是选项 A: .scf B: .bdf C: .vhd D: .v

在VHDL的端口声明语句中，用（）声明端口为输入方向. 选项 A:IN B:OUT C:INOUT D:BUFFER

状态机编码方式中，其中（）占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。选项 A:一位热码编码 B:顺序编码 C:状态位直接输出型编码 D:格雷码编码

大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是选项 A:CPLD即是现场可编程逻辑器件的英文简称 B:CPLD是基于查找表结构的可编程逻辑器件 C:早期的CPLD是从GAL的结构扩展而来 D:在Altera公司生产的器件中，FLEX10K系列属CPLD结构

VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述选项 A:器件外部特性 B:器件的内部功能 C:器件外部特性与内部功能 D:器件的综合约束

执行QuartusⅡ的（）命令，可以对设计电路进行功能仿真或者时序仿真。选项 A:Create Default Symbol B:Start Simulation C:Compiler D:Timing Analyzer

VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库选项 A:IEEE库 B:VITAL库 C:STD库 D:WORK库

以下关于状态机的描述中正确的是选项 A:Moore型状态机其输出是当前状态和所有输入的函数 B:与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 C:Mealy型状态机其输出是当前状态的函数 D:以上都不对

建立设计项目的菜单是

综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。选项 A:综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B:综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。 C:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）

仿真通道文件的拓展名是选项 A:gdf B:scf C:esb D:wdf

MAX+plusⅡ的设计过程包括设计项目的建立与设计的输入、设计编译、设计校验和（）四个步骤。选项 A:仿真和定时分析 B:元件声明 C:器件编程 D:嵌入系统块

下列语句中，不属于并行语句的是选项 A:进程语句 B:CASE语句 C:元件例化语句 D:WHEN⋯ELSE⋯语句

在VHDL语言中，下列对时钟边沿检测描述中，错误的是选项 A:If clk.event and clk=‘1’then B:If falling_edge(clk) then C:If clk’event and clk=‘0’then D:If clk’stable and not clk=‘1’then

综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。选项 A:综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 B:综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。 C:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 D:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

VHDL常用的库是（）标准库. 选项 A:IEEE B:STD C:WORK D:PACKAGE

下列不属于VHDL基本程序结构是选项 A:.CONFIGURATION定义区 B:.ARCHITECTURE定义区 C:USE定义区 D:ENTITY定义区

以下器件中属于Xilinx公司生产的是选项 A:ispLSⅠ系列器件 B:MAX系列器件 C:XC9500系列器件 D:FLeX系列器件

以下工具中属于FPGA/CPLD开发工具中的专用综合器的是选项 A:ModelSim B:LeonardoSpectrum C:ActiveHDL D:LDQuartusⅡ

过孔分为半隐藏式、隐藏式和选项 A:封闭式 B:半封闭式 C:穿透式 D:垂直式

嵌套使用IF语句，其综合结果可实现选项 A:带优先级且条件相与的逻辑电路 B:条件相或的逻辑电路 C:三态控制电路 D:双向控制电路

下列关于VHDL中信号说法不正确的是选项 A:信号赋值可以有延迟时间， B:信号除当前值外还有许多相关值，如历史信息等，变量只有当前值 C:信号可以是多个进程的全局信号 D:号值输入信号时采用代入符“：=”，而不是赋值符”<=”，同时信号可以附加延时。

使用QuartusⅡ工具软件建立仿真文件，应采用（）方式。选项 A:图形编辑 B:文本编辑 C:符号编辑 D:波形编辑

VHDL实体部分的端口模式用来说明信号的流动方向，共有四种类型，以下哪一种不属于这四种？选项 A:ELSE B:IN C:OUT D:INOUT

（）是可编程逻辑器件的简称。选项 A:PLD B:PROM C:PAL D:PLA

一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为选项 A:设计输入 B:设计输出 C:设计实体 D:设计结构

波形文件的拓展名是选项 A:gdf B:scf C:esb D:wdf

使用QuartusⅡ工具软件实现原理图设计输入，应采用（）方式。选项 A:模块/原理图文件 B:文本编辑 C:符号编辑 D:波形编辑

以下描述错误的是选项 A:QuartusⅡ是Altera提供的FPGA/CPLD集成开发环境 B:Altera是世界上最大的可编程逻辑器件供应商之一 C:MAX+plusⅡ是Altera前一代FPGA/CPLD集成开发环境QuartusⅡ的更新换代新产品 D:QuartusⅡ完全支持VHDL、Verilog的设计流程

基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→时序仿真→编程下载一硬件测试。选项 A:功能仿真 B:逻辑仿真 C:逻辑综合 D:配置

QuartusⅡ的设计文件不能直接保存在选项 A:系统默认路径 B:硬盘根目录 C:项目文件夹 D:用户自定义工程目录

下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程选项 A:原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试 B:原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试 C:原理图/HDL文本输入→功能仿真→综合→编程下载→适配→硬件测试 D:原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试

在QuartusⅡ集成环境下为图形文件产生一个元件符号的主要用途是选项 A:仿真 B:编译 C:综合 D:被高层次电路设计调用

IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为选项 A:软IP B:固IP C:硬IP D:全对

以下关于信号和变量的描述中错误的是选项 A:信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B:信号的定义范围是结构体、进程 C:除了没有方向说明以外，信号与实体的端口概念是一致的 D:在进程中不能将变量列入敏感信号列表中

VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述选项 A:器件外部特性 B:器件的综合约束 C:器件外部特性与内部功能 D:器件的内部功能

大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过（）实现其逻辑功能。选项 A:可编程乘积项逻辑 B:查找表（LUT） C:输入缓冲 D:输出缓冲

仿真是对电路设计的一种（）检测方法。选项 A:直接的 B:间接的 C:同步的 D:异步的

在VHDL的端口声明语句中，用（）声明端口为输出方向. 选项 A:IN B:OUT C:INOUT D:BUFFER