在VHDL语言中，下列对时钟边沿检测描述中，错误的是选项 A:If clk.event and clk=‘1’then B:If falling_edge(clk) then C:If clk’event and clk=‘0’then D:If clk’stable and not clk=‘1’then

在VHDL语言中，下列对时钟边沿检测描述中，错误的是
选项
A:If clk.event and clk=‘1’then
B:If falling_edge(clk) then
C:If clk’event and clk=‘0’then
D:If clk’stable and not clk=‘1’then

出自：DSP原理及应用

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