在VerilogHDL的逻辑运算中，设A=8.b11010001,B=8.b00011001,则表达式“A&B”的结果为（）
A.8.b00010001
B.8.b11011001
C.8.b11001000
D.8.b00110111
出自：河南理工大学FPGA 原理与应用

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