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[论述题,10分] 下面程序 4 位计数器的 Verilog HDL 描述,试补充完整。 空( 1)count4(out ,reset,clk) output[3 :0] out; 空( 2)reset,clk; reg[3:0] out; 空( 3)@(posedge clk) 空( 4) if(reset) out<=0; else out<=out+1; end 空( 5)
出自:
河南理工大学FPGA 原理与应用
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