在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,下面那个赋值语句是错误的( )。
· idata <= “00001111”;
· idata <= b”0000_1111”;
· idata <= X”AB”;
· idata <= B”21”;
出自：佳木斯大学语言治疗学

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