10、在 Verilog 中定义了宏名`define sum a+b+c 下面宏名引用正确的是（） A、out=’sum+d; B、out=sum+d C、out=`sum+d; D、都正确

10、在 Verilog 中定义了宏名`define sum a+b+c 下面宏名引用正确的是（） A、out=’sum+d; B、out=sum+d
C、out=`sum+d; D、都正确

出自：武汉科技大学会计学

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