出自:河南科技大学电子技术基础

构成一个五进制的计数器至少需要( )个触发 A.5 B.4 C.3 D.2
在组合电路中，任意时刻的输出与（） A.该时刻的输入无关，与电路的原来状态有 B.该时刻的输入有关，与电路的原来状态有关 C.该时刻的输入无关，与电路的原来状态无关 D.该时刻的输入有关，与电路的原来状态无关关
逻辑函数Y=AC+B’C+BD’+CD’+A(B+C’)+A’BCD’+AB’DE的最简与或式为（） A.A++BD’+CD’ B.A+B’C+BD’ C.AC+B’C+BD’ D.A+B’C+BD’+CD’
十六路数据选择器的地址输入（选择控制）端有( ) A.16 B.2 C.4 D.8
下列描述正确的是( ) A.触发器具有两种状态，当Q=1时触发器处于1态 B.时序电路必然存在状态循环 C.异步时序电路的响应速度要比同步时序电路的响应速度慢 D.边沿触发器具有前沿触发和后沿触发两种方式，能有效克服同步触发器的空翻现象
以下式子中正确的是( ) A.11A＝AA B.A＋A=A C.ABA D.1＋A＝11
已知BABBAYYYY下列结果中不正确的是( ) A.Y＝AA B.Y＝BB C.Y＝A＋B D.YYY
以下正确的是( ) A.数字比较器可以比较数字大小 B.实现两个一位二进制数相加的电路叫全加器 C.实现两个一位二进制数和来自低位的进位相加的电路叫全加器 D.编码器可分为普通全加器和优先编码器
下列说法正确的是( ) A.集电极开路的门称为OC门 B.三态门输出端有可能出现三种状态（高阻态、高电平、低电平） C.OC门输出端直接连接可以实现正逻辑的线或运算 D.利用三态门电路可实现双向传输
逻辑函数Y(A,B,C)=∑m(6,7)，约束条件：m0+m4+m5=0的最简与或式为( ) A.A+B’C’ B.AB C.A D.B
有一个或非门构成的SR锁存器，欲使该锁存器保持原态即Q*=Q,则输入信号应为（） A.S＝R＝00 B.S＝R＝1 C.S＝1，R＝0 D.S＝0，R＝11
下列描述正确的是（ ） A.EEPROM具有数据长期保存的功能且比EPROM使用方便 B.集成二—十进制计数器和集成二进制计数器均可方便扩展 C.将移位寄存器首尾相连可构成环形计数器 D.上面描述至少有一个不正确
下列描述正确的是( ) A.时序逻辑电路某一时刻的电路状态取决于电路进入该时刻前所处的状态 B.寄存器只能存储小量数据，存储器可存储大量数据 C.主从JK触发器主触发器具有一次翻转性 D.上面描述至少有一个不正确
时序电路的异步复位信号作用于复位端时，不可使时序电路( )复 A.在CLK上升沿 B.在CLK下降沿 C.在CLK为高电平期间 D.立即
下列说法不正确的是（） A.卡诺图中的每一个小方块都代表着一个最小项 B.卡诺图中最小项的排列方式是按最小项从小到大数字编号顺序排列列 C.卡诺图中最小项的排列方式是按最小项从大到小数字编号顺序排列 D.卡诺图中最小项的排列方式是随机排列
下列说法正确的是( A.加法器不可以设计成减法器 B.用加法器可以设计任何组合逻辑电路 C.用加法器不可以设计组合逻辑电路 D.用加法器可以设计组合逻辑电路，但逻辑函数必须能化成两个数相加的形式
下列等式正确的是( ) A.A+AB+B=A+BB B.AB+AB′=A+B C.A(AB)′=A+B′ D.A(A+B+C)′=B′C′
触发器异步输入端为低电平有效时，如果异步输入端RD’=1，SD’=0，则触发器直接置成( )状 A.0 B.1 C.0，1 D.不确定
在下列逻辑电路中，是组合逻辑电路的有() A.译码器 B.编码器 C.全加器 D.寄存器
下列说法正确的是（） A.时序电路与组合电路具有不同的特点，因此其分析方法和设计方法也不同 B.时序电路任意时刻的状态和输出均可表示为输入变量和电路原来状态的逻辑函数 C.用包含输出与输入逻辑关系的函数式不可以完整地描述时序电路的逻辑功能 D.用包含输出与输入逻辑关系的函数式可以完整地描述时序电路的逻辑功能能
逻辑函数Y＝（A’＋D）(AAC＋BBC’)’＋AABBD’’的Y’’是（） A.(AD’+(A’+C’)(B’+C))(A’+B’+D) B.(AD’+((A’+C’)(B’+C))’)(A’+B’+D) C.AD’+(A’+C’)(B’+C)(A’+B’+D)) D.AD’+((A’+C’)(B’+C))’(A’+B’+D))
逻辑函数Y(A,,B,,C,,D)=∑m(1,2,4,9,10,11,12)的最简与或式为（） A.BC’D’+B’D+AB’CC B.BC’D’+AB’D++B’CD’ C.B’+C’D’ D.BC’D’+AB’D+B’C’D+B’CD’
17的8位二进制原码是（） A.1111000111 B.11101111 C.011011111 D.000100011
下列说法不正确的是（） A.时序电路与组合电路具有不同的特点，因此其分析方法和设计方法也不同 B.时序电路任意时刻的状态和输出均可表示为输入变量和电路原来状态的逻辑函数 C.用包含输出与输入逻辑关系的函数式不可以完整地描述时序电路的逻辑功能 D.用包含输出与输入逻辑关系的函数式可以完整地描述时序电路的逻辑功能能
一个同步时序逻辑电路不可用( )三组函数表达式描 A.最小项之和、最大项之积和最简与或式 B.逻辑图、真值表和逻辑式 C.输出方程、驱动方程和状态方程 D.输出方程、特性方程和状态方程
下列说法正确的是( ) A.当高电平表示逻辑0、低电平表示逻辑1时称为正逻辑 B.三态门输出端有可能出现三种状态（高阻态、高电平、低电平） C.OC门输出端直接连接可以实现正逻辑的线与运算 D.集电极开路的门称为OC门
下列说法不正确的是（） A.同步时序电路中，所有触发器状态的变化都是同时发生的 B.异步时序电路的响应速度与同步时序电路的响应速度完全相同同 C.异步时序电路的响应速度比同步时序电路的响应速度慢 D.异步时序电路中，触发器状态的变化不是同时发生的
一位十六进制数可以用( )位二进制数来表 A.1 B.2 C.4 D.16
已知A=（10．44）10（下标表示进制），下列结果不正确的是( ) A.A=（1010．1）22 B.A=（0A．8）166 C.A=（12．4）88 D.A=（20．21）5
有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程不是( ) A.1011--0110--1100--1000--0000 B.1011--0101--0010--0001--00000 C.1011--1100--1101--1110--11111 D.1011--1010--1001--1000--01111
随机存取存储器不具有（ ）功能 A.读/写 B.无读/写 C.只读 D.只写
已知ABABBAYYYYY，下列结果错误的是（( ) A.Y=AA B.Y=BB C.ABYYY D.Y=1
已知74LS138译码器的输入三个使能端（E1=1，，E2AAA===E2B=0）时，地址码A2A1A0=011，则输出Y77～Y0不是（ ） A.111111011 B.101111111 C.11110111 D.11111111
已知Y=A+AB′+A′B,下列结果中正确的是（） A.Y=AA B.Y=BB C.Y=A+BB D.Y=A′+B′
图中为CMOS门电路，其输出为( )状态 A.高电平 B.低电平 C.高阻态 D.不确定
为了将三角波换为同频率的矩形波，不应选用（ ） A.施密特触发器 B.单稳态触发器 C.多谐振器 D.计数器
8线—3线优先编码器的输入为I0—I77，当优先级别最高的I7有效时，其输出012YYYYY的值不是( ) A.111 B.10 C.0 D.101
电源电压为+12V的555定时器、组成施密特触发器，控制端开路，则该触发器的回差电 压△VT不是() A.4V B.6V C.8VV D.12VV
函数F(A,B,C)=AB+BC+AC的最小项表达式为（ ） A.F(A,B,C)=∑m（0，2，4） B.(A,B,C)=∑m（3，5，6，7） C.F(A,B,C)=∑m（0，2，3，4） D.F(A,B,C)=∑m（2，4，6，7）
四个触发器组成的环行计数器最多有（ ）个有效状态。 A.4 B.6 C.8 D.16
已知ABABBAYYYYY，下列结果正确的是（ ） A.Y=AA B.Y=BB C.ABYYY D.Y=1
已知A=（10．44）10（下标表示进制），下列结果正确的是( ) A.A=（1010．1）22 B.A=（0A．8）166 C.A=（12．4）88 D.A=（20．21）5
电路如下图（图中为下降沿Jk触发器），触发器当前状态Q33Q22Q1为“011”，请问时钟作用下，触发器下一状态不为( ) A.“110” B.“100” C.“010”” D.“000”
N个触发器可以构成最大计数长度（进制数）为（ ）的计数器 A.N B.2NN C.N2 D.2NN
某计数器的状态转换图如下，，其计数的容量为（ ） A.8 B.5 C.4 D.3
函数F=AB+BC，使F=1的输入ABC组合为（ ） A.ABC=000 B.ABC=01000 C.ABC=101 D.ABC=1100
已知某触发的特性表如下（A、B为触发器的输入）其输出信号的逻辑表达式为( )。 A.Qn+11＝A B.nn1nQAQAQQQ C.nn1nQBQAQQQ D.Qn+111＝＝
有一个4位的D/A转换器，设它的满刻度输出电压为10V，当输入数字量为1101时，输出电压为( ) A.8.125V B.4VV C.6.25V D.9.375V
半加器和的输出端与输入端的逻辑关系不是（ ） A.与非 B.或非 C.与或非 D.异或
TTLL集成电路路74LS1388是３３//８线译码器，译码器为输出低电平有效，若输入为为AA22AA11AA00=1011时，输出不是 A.00100000 B.11011111 C.11110111 D.100
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